今日科普|EDA三人表决电路VHDL设计-公司新闻-

一(yī)、EDA技(jì)术(shù)与(yǔ)VHDL语(yǔ)言(yán)简(jiǎn)介(jiè)

EDA技(jì)术(shù)是(shì)现(xiàn)代(dài)电(diàn)子(zi)设(shè)计(jì)的(de)重(zhòng)要(yào)工(gōng)具(jù)，它(tā)涵(hán)盖(gài)了(le)电(diàn)路设(shè)计(jì)、仿(fǎng)真(zhēn)、测(cè)试(shì)等(děng)多(duō)个(gè)环(huán)节(jié)，极(jí)大(dà)地(de)提(tí)高(gāo)了(le)设(shè)计(jì)效(xiào)率(lǜ)和(hé)准(zhǔn)确(què)性(xìng)。VHDL作(zuò)为(wèi)一(yī)种(zhǒng)高(gāo)级(jí)硬(yìng)件(jiàn)描(miáo)述(shù)语(yǔ)言(yán)，自(zì)80年(nián)代(dài)后(hòu)期(qī)诞(dàn)生(shēng)以(yǐ)来(lái)，便(biàn)在(zài)数(shù)字(zì)电(diàn)路设(shè)计(jì)中(zhōng)得(de)到(dào)了(le)广(guǎng)泛(fàn)应(yīng)用(yòng)。它(tā)不(bù)仅(jǐn)能(néng)够(gòu)描(miáo)述(shù)电(diàn)路的(de)🎭·结(jié)构(gòu)和(hé)行(xíng)为(wèi)，还(hái)支(zhī)持(chí)复(fù)杂(zá)的(de)逻(luó)辑(ji)设(shè)计(jì)，是(shì)系(xì)统(tǒng)设(shè)计(jì)领(lǐng)域最(zuì)佳(jiā)的(de)硬(yìng)件(jiàn)描(miáo)述(shù)语(yǔ)言(yán)之(zhī)一(yī)。VHDL的(de)丰(fēng)富(fù)仿(fǎng)真(zhēn)语(yǔ)句(jù)和(hé)库(kù)函(hán)数(shù)使(shǐ)得(de)设(shè)计(jì)者(zhě)能(néng)够(gòu)在(zài)设(shè)计(jì)早(zǎo)期(qī)就(jiù)进(jìn)行(xíng)功(gōng)能(néng)验(yàn)证(zhèng)，从(cóng)而(ér)缩(suō)短(duǎn)开(kāi)发(fā)周(zhōu)期(qī)，提(tí)高(gāo)设(shè)计(jì)的(de)可(kě)靠(kào)性(xìng)。

二(èr)、三(sān)人(rén)表(biǎo)决(jué)电(diàn)路的(de)设(shè)计(jì)原(yuán)理(lǐ)

三(sān)人(rén)表(biǎo)决(jué)电(diàn)路是(shì)一(yī)种(zhǒng)常(cháng)见(jiàn)的(de)组(zǔ)合(hé)逻(luó)辑(ji)电(diàn)路，其(qí)逻(luó)辑(ji)功(gōng)能(néng)是(shì)使(shǐ)表(biǎo)决(jué)结(jié)果(guǒ)与(yǔ)多(duō)数(shù)人(rén)意(yì)见(jiàn)相(xiāng)同(tóng)。假(jiǎ)设(shè)参(cān)加(jiā)表(biǎo)决(jué)的(de)三(sān)人(rén)为(wèi)A1、A2、A3（输(shū)入(rù)逻(luó)辑(ji)变(biàn)量(liàng)），设(shè)Y1、Y2为(wèi)表(biǎo)决(jué)结(jié)果(guǒ)（输(shū)出(chū)逻(luó)辑(ji)变(biàn)量(liàng)）。取(qǔ)高(gāo)电(diàn)平(píng)1表(biǎo)示(shì)同(tóng)意(yì)，低(dī)电(diàn)平(píng)0为(wèi)不(bù)同(tóng)意(yì)。多(duō)数(shù)同(tóng)意(yì)时(shí)输(shū)出(chū)Y2为(wèi)1，Y1为(wèi)0，即(jí)表(biǎo)决(jué)结(jié)果(guǒ)为(wèi)通(tōng)过(guò)；若(ruò)多(duō)数(shù)不(bù)同(tóng)意(yì)，即(jí)表(biǎo)决(jué)结(jié)果(guǒ)为(wèi)否(fǒu)决(jué)时(shí)，输(shū)出(chū)Y1为(wèi)1，Y2为(wèi)0。根(gēn)据(jù)这(zhè)一(yī)逻(luó)辑(ji)，可(kě)以(yǐ)列(liè)出(chū)真(zhēn)值(zhí)表(biǎo)，并(bìng)据(jù)此(cǐ)推(tuī)导(dǎo)出(chū)逻(luó)辑(ji)表(biǎo)达(dá)式(shì)。

以(yǐ)最(zuì)新(xīn)的(de)EDA设(shè)计(jì)实(shí)践(jiàn)为(wèi)例(lì)，设(shè)计(jì)者(zhě)通(tōng)常(cháng)会(huì)利(lì)用(yòng)VHDL语(yǔ)言(yán)来(lái)编(biān)💿写(xiě)三(sān)人(rén)表(biǎo)决(jué)电(diàn)路的(de)程(chéng)序(xù)。程(chéng)序(xù)中(zhōng)使(shǐ)用(yòng)`WITH...SELECT`语(yǔ)句(jù)根(gēn)据(jù)输(shū)入(rù)信(xìn)号(hào)的(de)状(zhuàng)态(tài)来(lái)决(jué)定(dìng)输(shū)出(chū)信(xìn)号(hào)的(de)值(zhí)。当(dāng)输(shū)入(rù)中(zhōng)有(yǒu)两(liǎng)个(gè)或(huò)三(sān)个(gè)为(wèi)高(gāo)电(diàn)平(píng)时(shí)，输(shū)出(chū)信(xìn)号(hào)表(biǎo)示(shì)多(duō)数(shù)同(tóng)意(yì)；否(fǒu)则(zé)，表(biǎo)示(shì)多(duō)数(shù)不(bù)同(tóng)意(yì)。这(zhè)种(zhǒng)设(shè)计(jì)方(fāng)式(shì)不(bù)仅(jǐn)逻(luó)辑(ji)清(qīng)晰(xī)，而(ér)且(qiě)易(yì)于(yú)实(shí)现(xiàn)和(hé)验(yàn)证(zhèng)。

三(sān)、VHDL设(shè)计(jì)三(sān)人(rén)表(biǎo)决(jué)电(diàn)路的(de)实(shí)现(xiàn)过(guò)程(chéng)

在(zài)EDA环(huán)境(jìng)中(zhōng)，设(shè)计(jì)一(yī)个(gè)三(sān)人(rén)表(biǎo)决(jué)电(diàn)路通(tōng)常(cháng)包(bāo)括(kuò)以(yǐ)下(xià)几(jǐ)个(gè)步(bù)骤(zhòu)：首(shǒu)先(xiān)，启(qǐ)动(dòng)EDA软(ruǎn)件(jiàn)（如(rú)MAX+PLUSII或(huò)Quartus等(děng)），并(bìng)创(chuàng)建(jiàn)一(yī)个(gè)新(xīn)的(de)VHDL文档(dàng)。然(rán)后(hòu)，根(gēn)据(jù)设(shè)计(jì)需(xū)求(qiú)输(shū)入(rù)VHDL代(dài)码(mǎ)，定(dìng)义(yì)电(diàn)路的(de)输(shū)入(rù)输(shū)出(chū)端(duān)口(kǒu)以(yǐ)及(jí)内(nèi)部(bù)逻(luó)辑(ji)结(jié)构(gòu)。以(yǐ)MAX+PLUSII为(wèi)例(lì)，设(shè)计(jì)者(zhě)可(kě)以(yǐ)输(shū)入(rù)如(rú)下(xià)VHDL代(dài)码(mǎ)：

```vhdlLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY majority_voter ISPORT( SW: IN std_logic_vector(3 DOWNTO 1); -- 3位(wèi)输(shū)入(rù)L: OUT std_logic_vector(2 DOWNTO 1) -- 2位(wèi)输(shū)出(chū));END majority_voter;ARCHITECTURE concurrent OF majority_voter ISBEGINWITH SW SELECTL <= "10" WHEN "011", -- 如(rú)果(guǒ)2票(piào)同(tóng)意(yì)"10" WHEN "101", -- 如(rú)果(guǒ)2票(piào)同(tóng)意(yì)"10" WHEN "110",🈚· -- 如(rú)果(guǒ)2票(piào)同(tóng)意(yì)"10" WHEN "111", -- 如(rú)果(guǒ)3票(piào)都(dōu)同(tóng)意(yì)"01" WHEN OTHERS; -- 其(qí)他(tā)情(qíng)况(kuàng)，即(jí)1票(piào)同(tóng)意(yì)END concurrent;```

这(zhè)段(duàn)代(dài)码(mǎ)定(dìng)义(yì)了(le)一(yī)个(gè)名为(wèi)`majority_voter`的(de)实(shí)体(tǐ)，具(jù)有(yǒu)3个(gè)输(shū)入(rù)端(duān)口(kǒu)和(hé)2个(gè)输(shū)出(chū)端(duān)口(kǒu)。在(zài)结(jié)构(gòu)体(tǐ)部(bù)分(fēn)，使(shǐ)用(yòng)`WITH...SELECT`语(yǔ)句(jù)根(gēn)据(jù)输(shū)入(rù)信(xìn)号(hào)`SW`的(de)状(zhuàng)态(tài)来(lái)决(jué)定(dìng)输(shū)出(chū)信(xìn)号(hào)`L`的(de)值(zhí)。设(shè)计(jì)完(wán)成(chéng)后(hòu)，保(bǎo)存(cún)文件(jiàn)并(bìng)进(jìn)行(xíng)编(biān)译(yì)和(hé)仿(fǎng)真(zhēn)验(yàn)证(zhèng)。通(tōng)过(guò)仿(fǎng)真(zhēn)结(jié)果(guǒ)可(kě)以(yǐ)直(zhí)观(guān)地(de)看(kàn)到(dào)三(sān)人(rén)表(biǎo)决(jué)电(diàn)路的(de)逻(luó)辑(ji)功(gōng)能(néng)是(shì)否(fǒu)正(zhèng)确(què)。

四(sì)、VHDL在(zài)EDA设(shè)计(jì)中(zhōng)的(de)优(yōu)势(shì)与(yǔ)延(yán)展(zhǎn)性(xìng)分(fēn)析(xī)

VHDL在(zài)EDA设(shè)计(jì)中(zhōng)具(jù)有(yǒu)显(xiǎn)著(zhe)优(yōu)势(shì)。首(shǒu)先(xiān)，它(tā)具(jù)有(yǒu)强(qiáng)大(dà)的(de)行(xíng)为(wèi)描(miáo)述(shù)能(néng)力(lì)，能(néng)够(gòu)避(bì)开(kāi)具(jù)体(tǐ)的(de)器(qì)件(jiàn)结(jié)构(gòu)，从(cóng)逻(luó)辑(ji)行(xíng)为(wèi)上(shàng)描(miáo)述(shù)和(hé)设(shè)计(jì)大(dà)规(guī)模(mó)电(diàn)子(zi)系(xì)统(tǒng)。其(qí)次(cì)，VHDL丰(fēng)富(fù)的(de)仿(fǎng)真(zhēn)语(yǔ)句(jù)和(hé)库(kù)函(hán)数(shù)使(shǐ)得(de)设(shè)计(jì)者(zhě)能(néng)够(gòu)在(zài)设(shè)计(jì)早(zǎo)期(qī)就(jiù)进(jìn)行(xíng)功(gōng)能(néng)验(yàn)证(zhèng)，提(tí)高(gāo)设(shè)计(jì)的(de)可(kě)靠(kào)性(xìng)和(hé)准(zhǔn)确(què)性(xìng)。此(cǐ)外(wài)，VHDL还(hái)支(zhī)持(chí)大(dà)规(guī)模(mó)设(shè)计(jì)的(de)分(fēn)解(jiě)和(hé)已(yǐ)有(yǒu)设(shè)计(jì)的(de)再(zài)利(lì)用(yòng)功(gōng)能(néng)，符合(hé)市(shì)场(chǎng)需(xū)求(qiú)的(de)大(dà)规(guī)模(mó)系(xì)统(tǒng)高(gāo)效(xiào)、高(gāo)速(sù)的(de)完(wán)成(chéng)。

除(chú)了(le)以(yǐ)上(shàng)优(yōu)势(shì)外(wài)，VHDL还(hái)具(jù)有(yǒu)延(yán)展(zhǎn)性(xìng)强(qiáng)的(de)特(tè)点(diǎn)。设(shè)计(jì)者(zhě)可(kě)以(yǐ)根(gēn)据(jù)实(shí)际(jì)需(xū)求(qiú)对(duì)电(diàn)路进(jìn)行(xíng)扩(kuò)展(zhǎn)和(hé)优(yōu)化(huà)。例(lì)如(rú)，在(zài)三(sān)人(rén)表(biǎo)决(jué)电(diàn)路的(de)基(jī)础(chǔ)上(shàng)，可(kě)以(yǐ)进(jìn)一(yī)步(bù)设(shè)计(jì)五(wǔ)人(rén)表(biǎo)决(jué)电(diàn)路或(huò)多(duō)人(rén)表(biǎo)决(jué)电(diàn)路。同(tóng)时(shí)，还(hái)可(kě)以(yǐ)将(jiāng)VHDL设(shè)计(jì)与(yǔ)其(qí)他(tā)EDA工(gōng)具(jù)相(xiāng)结(jié)合(hé)，实(shí)现(xiàn)更(gèng)加(jiā)复(fù)杂(zá)和(hé)高(gāo)级(jí)的(de)数(shù)字(zì)系(xì)统(tǒng)设(shè)计(jì)。

综(zōng)上(shàng)所(suǒ)述(shù)，EDA技(jì)术(shù)和(hé)VHDL语(yǔ)言(yán)在(zài)数(shù)字(zì)电(diàn)路设(shè)计(jì)中(zhōng)发(fā)挥(huī)着(zhe)重(zhòng)要(yào)作(zuò)用(yòng)。通(tōng)过(guò)本(běn)文的(de)介(jiè)绍(shào)和(hé)分(fēn)析(xī)，读(dú)者(zhě)可(kě)以(yǐ)了(le)解(jiě)如(rú)何(hé)利(lì)用(yòng)VHDL语(yǔ)言(yán)设(shè)计(jì)一(yī)个(gè)简(jiǎn)单(dān)而(ér)实(shí)用(yòng)的(de)三(sān)人(rén)表(biǎo)决(jué)电(diàn)路，并(bìng)认(rèn)识(shi)到(dào)VHDL在(zài)EDA设(shè)计(jì)中(zhōng)的(de)优(yōu)势(shì)和(hé)延(yán)展(zhǎn)性(xìng)。随(suí)着(zhe)EDA技(jì)术(shù)的(de)不(bù)断(duàn)发(fā)展(zhǎn)和(hé)进(jìn)步(bù)，相(xiāng)信(xìn)未(wèi)来(lái)会(huì)有(yǒu)更(gèng)多(duō)更(gèng)加(jiā)高(gāo)效(xiào)和(hé)先(xiān)进(jìn)的(de)数(shù)字(zì)系(xì)统(tǒng)设(shè)计(jì)方(fāng)法(fǎ)出(chū)现(xiàn)。

上一篇：运放芯片EDA连接方法